計算機組成原理實驗系統庫號：M63252

計算機組成原理實驗系統庫號：M63252計算機組成原理實驗系統庫號：M63252

一、性能特點
1、硬件系統采用2片性能單片機89X52和1片規模CPLD器件,使系統的硬件控制電路。
2、提供手動、自*動和聯PC機三種工作方式，滿足不同層次實驗的監視需要。
3、具有系統檢測電路和系統保護電路設計,使實驗系統易于維護和使用。
4、系統自備雙通道邏輯示波器，便于實驗過程中時序信號的測量。
5、系統和電腦232/USB通信方式。
6、實驗系統采用總線結構，使實驗計算機具有結構、擴展方便、靈活易變等諸多，實驗時只要少些接線即可。
7、本機配備的動態集成調試運行軟件以圖形化的界面顯示模型機內部數據的流向和各種控制信號的狀態以及時序關系。
8、配置LCD1602液晶顯示器和鍵盤為無PC機的客戶提供人機接口，在單機狀態下可以完成大部分的計算機組成原理實驗。
二、技術指標
1、實驗電路工作電源：+5V/2A、±12V/0.5A，每路均帶有短路保護和自-動關斷功能，每路帶電源指示。其中+5V電源設計有過壓、過流、欠壓保護功能，待電路中故障排除后，自-動恢復供電，設備和人身安-全。
2、實驗系統的字長為8位/16位設計，實驗系統的基本指令系統類PC 機，有多種指令格式，多種尋址方式。
3、主存儲器采用8K字節靜態存儲器6264，用于存放用戶程序和數據。
4、配運算器模塊，由4片4位的算術邏輯單元74LS181功能發生器級聯而成。同時配備1片74LS182,實現進位串并級聯方法，可進行8位、16位運算器實驗。
5、配備一個前進位產生器74LS182。
6、控制器采用微程序方案實現，控存字長為24位，可用容量為1024字節，且用電可擦寫的E2ROM存儲器芯片組成，支持動態微程序設計。
7、實驗系統工作頻率源由555時基電路和74LS123可再觸發單穩態多諧振蕩器組成產生，頻率范圍為330HZ～580HZ。可以同時產生四種不同時序的時鐘信號。
8、實驗系統配有微程序手動輸入并顯示模塊，裝有24個微程序輸入開關，用于輸入微程序。
9、配有手動16位數據輸入模塊，裝有16個數據輸入開關，用于輸入16位數據。
10、配8個控制開關，2個微動開關，用于手動控制整機的運行和切換運行方式等。
11、配2位七段數碼管以顯示程序運行的后結果。另配置6個數碼管。
12、配微地址發生器模塊和微地址顯示模塊、微地址控制模塊。
13、配數據總線顯示模塊，用于顯示數據總線上的動態數據。
14、配總線地址顯示模塊，用于顯示地址總線上的動態地址。
15、配有一個雙向通用移位寄存器，以實現邏輯移位功能。
16、配有指令寄存器和地址寄存器。
17、配置LCD1602液晶顯示器和6個按鍵。
18、主機上設計1片單片機89X52和1片規模CPLD器件作為整機的主控器件，可以在自-動方式下完成部件實驗和整機模型機設計實驗。
★19、模塊間實驗線路的連接要求采用不少于4-8芯排線，不要單根線連接方式
★20、本批設備里另行配置1套自設計C計算機結構實驗平臺。組成如下：
1）USB設備開發與接口模塊：包含USB器件CY7C68013(含8051內核)、串行EEPROM 24LC01B 、SRAM HY62WT081E、EPM3064ATC100、方口USB接口；
2）平臺接口控制用CPLD模塊：包含EPM3512AQC208主芯片、備頻器DS1080L、JTAG下載接口等；
3）CPU或IP Core用FPGA模塊：包含器件EP1C12Q240C8、配置芯片EPCS4、JTAG下載接口等；
4）主存模塊4MB SRAM，由8片512K SRAM 62V8400A 組成，1MB Flash放BIOS或TOS，由AM29LA800BT組成。
以上1）-4
21、系統自備測量用雙通道示波器，方便實驗過程中時序信號的測量
22、機箱采用鋁合金框架，厚實的 ABS 塑料包角，參考外形尺寸≤505×386×136mm。
三、軟件技術指標
1、實驗系統集成動態調試運行軟件。
2、詳盡的CAI課件,將實驗原理、目的、芯片、查詢等功能集于一體,便于多媒體教學；
3、程序和微程序調試功能，有單步、斷點和連續等運行方式。
4、有程序和微程序讀寫功能。
5、以彩色流程圖方式全程監視程序的運行狀態和運行結果。
6、用debug的讀寫存貯菜單，可對寄存器進行其輸入數據和參數設置以及讀出目標輸出信息。
四、實驗項目
基礎實驗項目
1、8位/16位算術邏輯運算（加減乘除）實驗
2、帶進位控制8位/16位算術運算實驗
3、8位邏輯運算（與門、非門或門、與或等）實驗
4、數據輸出/傳送/移位/取反實驗
5、寄存器讀寫實驗
6、微程序讀寫實驗
7、微控制器實驗
8、基本模型機的設計與實現
9、帶移位運算的模型機的設計與實現
10、復雜模型機的設計與實現
創新設計項目（用C新結構小平臺）
1、簡單指令部件（硬布線控制）設計
2、16位運算器設計
3、FIFO先出存儲器
4、雙端口8×4累加器
5、8級嵌套堆棧
6、程序計數器
7、自定義8位指令系統CPU，指令形式：RISC、CISC、MISC；
8、MIPS的12-16指令。
9、C新CPU設計(配套提供教師講課內容、實驗文件PPT、學生作業內容和要求、設計參考等整套文檔）：LC-3 結構CPU設計流程實驗和LC-3 結構并行流水設計實驗。